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                快速發布采購 管理采購信息

                AD9640是14位,80/105/125/150 MSPS,1.8V雙模數轉換器

                時間:2020-1-17, 來源:互聯網, 文章類別:元器件知識庫

                特征

                信噪比=71.8dbc(72.8dbfs)至70mhz@125msps;SFDR=85 dBc至70 MHz@125 MSPS;低功率:750兆瓦@125毫秒/秒;信噪比=71.6dbc(72.6dbfs)至70mhz@150msps;SFDR=84 dBc至70 MHz@150 MSPS;低功率:820兆瓦@150毫秒/秒;1.8V模擬電源操作;1.8 V至3.3 V CMOS輸出電源或1.8 V LVD;輸出電源;整數1到8輸入時鐘分配器;如果采樣頻率達到450兆赫;內部ADC電壓基準;集成ADC采樣和保持輸入;靈活的模擬輸入範圍:1伏P至2 V P P;650兆赫帶寬的差分模擬輸入;ADC時鐘占空比穩定器;95分貝信道隔離/串擾;串行端口控制;用戶可配置的內置▓自檢(BIST)功能;節能掉←電模式;集成接收功能;快速檢測/閾值位;復合信號【監測儀。

                應用

                通信;分集無線電〗系統;多模數字接收機;GSM、EDGE、WCDMA、LTE,CDMA2000、WiMAX、TD-SCDMA;I/Q解調系統;智能天線系統;通用軟件無線電;寬帶雖然比一般數據應用。

                產品亮點

                1、集成雙14位80/105/125/150 MSPS模數轉換器。

                2、快速超量程檢測和串行輸出◥信號監測。

                3、具有專用串行輸出模式的信號監@視器塊。

                4、專有差分輸入,在高達450兆赫的輸入頻率下保持良好的信噪比性能。

                5、一個1.8V電源和一個單獨的數字輸出驅動電源的操作,以適應1.8V到3.3V邏輯系列。

                6、一種標準的串行端口〒接口,支持各種產品特性和功能,如數據格式化(偏移二進制、雙工補到現在碼或灰色編碼),支持時鐘DCS、斷電和電壓參考模式。

                7、與AD9627、AD9627-11和AD9600的引腳兼容性,用於從14位到12位、11位或10位的簡單遷移。

                一般說明

                AD9640是雙14位80/105/125/150 MSPS模數轉換器(ADC)。AD9640設計用於支持低成本、小尺○寸和多功能性要求的通信應用。

                雙ADC核心采用多級差分流水線結構,集■成了輸出糾錯邏輯。每個ADC具有寬帶差分采樣和保持模擬輸入放大器,支持多種用戶可選擇的輸入範圍。集成電壓基準簡化了設計考慮。提供占空比穩定器以補償ADC時鐘占空比的變化,從而使轉換器保持優異︼的性能。

                AD9640具有幾╲個功能,可以簡化系統接收器中的自動增益控制(AGC)功能。快速檢↓測功能允許快速超範圍檢測,輸出4位輸入級信息,延遲非@ 常短。

                此外,可編程閾值檢測器允許使用具有非常低延遲的ADC的四個看著冷光緩緩深吸了口氣快速檢測位來監測輸入信號功率。如果輸入信號電平超過可編程閾值,則精細閾值上限指示燈變高。由於此閾值是從四個msb設置的,因此用戶可以快速降低系統增益以避免超範圍情況。

                第二個與AGC相關的功能是信號監視器。該塊允許用戶監視輸入信號的合成幅度,這有助於設置增益以優化整個系統的動態範圍。

                ADC輸出數據可以直接路由到兩個外部14位輸出端口。這些輸出可以設置為1.8 V至3.3 V CMOS或1.8 V LVD。

                靈活的掉電選項允許大功率節省,當需要時。

                使用3位SPI兼容串行接口完成設置和控制的編程。

                AD9640可在64引線LFCSP中使用,並在工業∮溫度範圍-40°C到+85°C之間指定。

                等效電路

                操作理論

                AD9640雙ADC設計〒可用於信號的分集接收,其中ADC在同一載波上工作,但〖從兩個獨立的天線。ADC也可■以用獨立的模擬輸入操作。用戶可以在ADC輸入端使用適當的低通或帶通濾波來采樣從dc到200mhz的任何f/2頻率段,而ADC性能損失很小。允許對450mhz模擬輸入進行操一下子就沒入了作,但以增加ADC失真為代價。

                在非分散√性應用中,AD9640可以用作基帶接收器,其中一個ADC用於I輸入數據,另一個用於Q輸入數據。

                提供同步功能,允許在多個通道或多個設備之間同步定時。

                AD9640的編程和◆控制是使用3位SPI兼容串行接口完成的。

                ADC架構

                AD9640體系結構由一個雙前端采樣保持放大器(SHA)和一個流水線開關電容ADC組成。在數字校正邏輯董海濤一臉羨慕中,來自每個級的量化輸出被組合成最終的14位結果。流水線架構允許第一個階段操作一個新的輸入╳樣本,其余階段操作前面的樣本。采樣發生在時鐘的上升沿。

                管道的每¤一級,不包括最後一級,由一個連接到開□ 關電容數模轉換器(DAC)的低分辨率閃存ADC和一個級間殘留放大器(MDAC)組成。剩余放大器放大重建的DAC輸出和下一級流水線中的flash輸入之間的差異。每個◢階段使用一位冗余,以便』於對閃存錯誤進行數字校正。最後一級由一個flash ADC組成。

                每個通道的輸入級包含一⌒ 個差分SHA,該SHA可以在差分或單端模式下進行ac或dc耦合。輸︻出暫存塊對齊數據,執行錯誤更正,並將數據傳遞到輸出緩沖區。輸出緩沖器由單那個大個子獨的電源供電,允許調整輸出電壓擺動。在斷電期間,輸出緩沖器進入高阻抗狀態。

                模擬輸入註意事項

                AD9640的模擬輸入是一個差分開關電容器SHA,在處理差分輸入信號時,該SHA被設計為具有最佳性能。

                時鐘信號交替地在采樣模式和保持模式之間切換SHA(參見圖45)。當SHA切換到采樣模式時,信號源必須能夠對采樣電容器充電並在時鐘周期的1/2內穩定下來。

                與每個輸入串聯♂的小電阻有助於降低驅動源輸出級所需的峰值瞬態電╳流。並聯▲電容器可以放置在輸入端,以提供動態充電電流。此無源網■絡在ADC輸入端創建低通〇濾波器;因此,精確值取決於應用程序。

                在中頻欠采樣應用中,應減少任何並聯電容器。結合驅蠱蟲動源阻抗,它們限制了輸入帶寬。參見AN-742應用說明,開關電容ADC的ξ頻域響應;AN-827應用說明,將放大器與開關電容連接的諧振方法

                ADC和模擬對話文章,“寬帶A/D轉換器的變壓器耦合前端”了解有關此主題的更多信息。

                為√了獲得最佳的動態性能,驅動VIN+和VIN-的源阻抗應該匹配。

                內部差分參考緩沖器產生正參考電壓和負參考電壓,定義ADC核心的輸存在入範圍。ADC核心的跨度由緩沖器設置為2×VREF。

                輸入共模

                AD9640的模擬輸入沒有內部直流偏置。在交流耦合應用中,用戶必須在外部提供這種偏壓。將設備設置為V=0.55×AVDD,以獲得①最佳性能,但設備的功能範圍更廣,性能合理(見圖44)。設¤計中包括一個車載共模電壓基準,可從CML引腳獲得。當模擬輸入的共模電壓由CML引腳電壓(通常為0.55×AVDD)設置時,可獲得最佳性能。CML引腳必須通過0.1μF電容器與接地分離,如應用信息部分所述。

                差分輸入♂配置

                在差分輸『入配置∏中驅動AD9640時獲得最佳性能。對於基ㄨ帶應用,AD8138差分Ψ 驅動器提供了優異▃的性能和靈活的ADC接口。

                AD8138的輸出共模電壓很容易用AD9640的CML引腳設置(見圖46),並且驅動器可以配置為Sallen-Key濾波器拓撲,以提黑狼一族供輸入信號的頻帶限制。

                對於信噪比是一個關鍵參數的基帶應用,差動變壓器耦合是推薦的輸入配置。示例如圖47所示。為了偏置模擬輸入,CML電壓可以連接到變壓器二次繞組的中心抽頭。

                選擇變壓器時必須考慮信號特性。大多數射頻變壓器的飽和頻率低於幾兆赫,過大的信號功率也會導致鐵心飽和,從而導致失真。

                在第二奈奎斯特區及以上的輸入頻率下,大多數放大器的噪聲性能不足以達到AD9640的真實信噪比性能。對於信噪比是一個關鍵參數的應用,推薦使用差分雙巴侖耦合輸入配置(示例見圖49)。

                在第二奈奎斯特區的∏頻率使用變壓器耦合輸入的替代方法是使用AD8352差分驅動器。示例如圖50所示。有♂關更多信息,請參閱AD8352數據表。

                在任何配置中,並聯電容器C的值取決於輸入頻率和源阻抗,可能需要減小或移除。表13顯示了設置RC網碩大絡的建議值。但是,這些值取決於輸入信號,應僅用作啟動Ψ指南。

                單端輸入配置

                單端輸入可以在成本敏感的應用程序中提供足夠的性能。在這種配置中,由於輸入々共模振蕩過大,SFDR和失真性能下降。如果每個輸入端的源阻抗匹配,對信噪比性能的影響應該很小。圖48詳細說明了典型的單端輸入配置。

                電壓基準

                AD9640內置了穩定、準確的電壓基準。可以使用內部參考電壓或外部應用的參考電壓,通過改變應用於AD9640的參考電壓來調整輸入範※圍。ADC的輸入範圍跟蹤參考電壓的線性變化。在接下來的幾節中總結▓了各種參考模式。參考解耦部分描述了參考的最佳實踐PCB布局。

                內部參考連接

                AD9640內的比較器檢測傳感管腳處的電位,並將參考配置為四種可能的模式,如表14所示。如果傳感器接地,參考放大器↘開關連接到內部電阻分壓器(見圖51),將VREF設置為1V。將傳感⊙器引腳連接到VREF將參考放大器輸出切換到傳感器引腳,完成回路並提供ぷぷ0.5V參考輸出。如圖52所示,如果電阻分壓器連接到芯片外部,則開關再次設置為檢測引腳。這使參考放大器處於非垂直模式,VREF輸出定義為:

                ADC的輸入範圍始終等於內部然後和我們匯合或外部參考的參考引腳電壓的兩倍。

                如果使用AD9640的內部基準驅動多個轉換器以改善增益匹配,則必須考慮其他轉換器對基準的加載。圖53顯示了負載對內部參考電壓的影響。

                可能需要使用外部基準來提高ADC的增益精度或改善熱漂移特性。圖54顯示了1V模式下內部基準的典型漂移特性。

                當檢測管腳綁定到AVDD時,內部引用被禁用,允許使用外部引用。內部參考緩沖器用等效的6 kΩ負載加載外部參考(見圖15)。內部緩沖區為ADC核心生成正負滿標度參∑考。因此,外部參考必須限制在最大為1 V。

                時鐘輸入註意事〓項

                為了獲得最】佳性能,AD9640采樣時鐘輸入CLK+,和CLK-應使用差分信號進行時▓鐘。信號通常通過變壓器或電容器交流耦合到CLK+和CLK-引腳。這些引腳內部偏置(見圖55),不需要外部偏置。

                時鐘輸他也懶得拖什麽時間入選項

                AD9640具有非常靈活的時鐘輸入結構。時鐘輸「入可以是CMOS、LVDS、LVPECL或正弦波信號。無論所使用的信號類型如何,時鐘源的抖動都是最受關註的,如抖動註意事項部分所述。

                圖56和圖57顯示了對AD9640進行時鐘計時的兩種首選方法◥(時鐘頻率為625 MHz)。低抖動時鐘源使用RF巴倫或RF變壓器從單端信號轉換為差分信號。對於125兆赫至625兆赫之間的時鐘頻率,建議使用RF balun配置;對於10兆赫至200兆赫之間的時鐘頻率,建議使用RF變壓器。背靠背肖特基二極管跨變壓器/巴倫二次極限時鐘偏移到AD9640到大約0.8 V的P - P差分。

                這有助於防止時鐘的大電壓波動通過AD9640的其他部分,同時保持對低抖動性々能至關重要的信號的快速上升和下降時間。

                如果低㊣抖動時鐘源不可用,另一種選擇是將差分PECL信號與采樣時鐘輸入引腳進行交流耦合,如圖58所示。AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516時鐘驅動程序提供出色的抖動性←能。

                第三種選擇是將差分LVDS信號交流耦合到采樣時鐘輸入引腳,如圖59所示。AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516時鐘驅動程序提供出色的抖動性能。

                在一些應【用中,可以接受用單端CMOS信號驅動采樣@ 時鐘輸入。在這種應用︼中,CLK+應直接從CMOS柵極驅動,CLK-引腳應通過與39 kΩ電阻器並聯的0.1μF電容器旁路接地(見圖60)。

                CLK+可以靈魂攻擊直接從CMOS柵極驅動。雖然CLK+輸入電路電源是AVDD(1.8 V),但該輸入被設計為承受高達3.6 V的輸入電壓,使得驅動邏輯電壓的選擇非常靈活。

                輸入時鐘分頻器

                AD9640包含一個輸入時鐘除法器,能夠將輸入時鐘除以1到8之間的整數值。如果選擇除1以外的分配比,則工作循環穩定器將自動啟用。

                AD9640時鐘分配器可以使用外部同步輸入進行同步。寄存器0x100的位1和位2允許在每個同步信號上或僅在寄存器寫入後的第一個同↑步信號上重新同步時鐘分配器。有效的同步會導致時◇鐘分配器重置為其■初始狀態。此同步功能允許多個部分的時鐘分配器對齊,以確保同時進〓行輸入采樣。

                時鐘占空比

                典型的高速adc使用兩個時鐘邊緣來產生各種內部定時信號,結果可能對時鐘占空比敏感化為一塊塊碎冰。通常,時鐘占空比需要±5%的公差,以保持動態性能特╲性。

                AD9640包含一個占空比穩定器(DCS),它對非采樣(下降)邊緣進行重定時,提供一個標稱占空比為50%的內部時鐘∩信號。這允許用戶在不影響AD9640性能的情況下提供廣泛的時鐘輸入占空比。在DCS開啟的情況下,噪聲和失真性能在很大的占空比範圍內幾乎是平坦的,如圖43所示。

                輸入上升沿的抖動仍然是最重要的問題,並且不容易被內部穩定電路降ξ 低。占空比︽控制回路通常不適用於小於20 MHz的時鐘頻率。該環路有一個與之相關聯的時□間常數,需要在時鐘速率可以動態變化↑的情況下加以考慮。這需要在動態時鐘頻率增加或減少後1.5μs至5μs的等待時間,然後DCS回路重新鎖定至輸入信號。在該時間段內,回路未被鎖定,DCS回路被∞旁路,內部裝置〖定時取決於輸入時鐘信號的占空比。在這種應用中,可以適當︻地禁用占空比穩定器。在所有◢其他應用中,建議DCS電路使AC性能最大化。

                抖動註意事項

                高速、高分辨率的adc對時鐘輸入的質量非常敏感這裏真正能做主。在給定的輸入頻率(f)下,由抖動(t)引起的低頻信噪比(SNR)的信噪比衰減可以通過:

                在方程中,rms孔徑抖動表示時鐘輸入抖動規範。如果欠采樣應用對抖動特別敏感,如圖62所示。

                當孔徑抖動可能影響AD9640的動態範圍時,時鐘輸入應被視為模擬信號。時鐘驅動器的電源應與ADC輸出驅動器電源分開,以避免用數字噪聲調制時鐘信號。低抖動,晶體控制振蕩器是最好的時鐘源。如果時鐘是從其他類型的源(通過選通、除法☆或其他方法)生成的,則應在最後一步由原始時鐘重定時。

                有關與ADC相關的※抖動性能的更多信息,請參閱AN-501應用說明□ 和AN-756應用說明。

                功耗和待機模式

                如圖63所示,AD9640的功耗↑與其采樣率成正比。在CMOS輸出模式下,數字功耗主要取決於數字驅動器的強度和每個輸出位上的負載。

                最大DRVDD電流(i)可以計拳頭刺了過來算為:

                其中N是輸出比特數(在禁用FD比特的AD9640的情』況下為30)。當每一個輸出位在每一個時鐘周期上切換時,即在F/2的奈奎斯特頻率下的一個完整的方波出現。在實際應用中,DRVDD電流是由平均輸出位數的開關量確定的,該開關量由采樣率和模擬輸入信號的特性決定。

                減少輸出驅動器的電容負載可以使數字功耗最小化。圖63中的數據是在與典型性能特征相同的操作條件下采集的,每個輸出驅動器上有5 pF負載。

                通過斷言PDWN(通過SPI端口或通↘過斷言PDWN pin高),AD9640處於斷電模▅式。在這種狀態下,ADC通常耗散2.5mw。斷電時,輸出驅動器處於→高阻抗狀態。斷言PDWN引腳低☆將使AD9640返回其正常工作模式。註意,PDWN是指數字電源(DRVDD),不應超過該電源電壓。

                關機模式下的低功耗是通過關閉參考、參考緩沖區、偏置網絡和時鐘來實現的。內部電※容器在進入斷電模式時放電,然後在恢復正常工作時必須重■新充電。因此,喚醒時間與斷電模式下所用的時間相關,較短的斷電周期會相應地縮短●喚醒時間。

                使用SPI端口接口♂時,用戶可以將ADC置於斷電模式或待機模式。待機模式允許用戶在需要更快喚醒時間時保持內部參青帝微微一楞考電路通電。有關詳細信息,請參閱內存映射寄存器描述部分。

                數字輸出

                AD9640輸出驅動器可配置為通過將DRVDD與接口邏輯的數字電源相匹配,與1.8 V至3.3 V CMOS邏輯系列接口。AD9640也可以配置為使用1.8V的DRVDD電源電壓的LVDS輸出。

                在CMOS輸◣出模式中,輸出驅動器的大小可以提供足夠的輸出電流來驅動各種邏輯族。然而,大的驅動電流往往會導致電源上的電流故障,從而影響轉換器的性能。

                需要ADC驅動大電容負載或大扇出的應用可能需要外部緩沖器或鎖↘存器。

                當在外部引腳模式下操作時,通過設置SCLK/DFS引腳,可以為偏移二進制①或雙倍補碼選擇輸出數▲據格式(見表15)。

                如AN-877應用說明中所述,通過SPI接口到高∏速adc,當使用SPI控制時,可以選擇偏移二進制、雙倍補碼或灰色代碼的數據格式。

                數字輸出啟用功能(OEB)

                AD9640具有靈活二寨主看著冷然一笑的三態數字輸出引腳的能力。使用SMI SDO/OEB管腳或通過SPI接口啟用三態模∏式。如果SMI SDO/OEB引腳低,則啟用輸出數據驅動程序。如果SMI SDO/OEB引腳高,則輸出數據驅動器處於高阻抗狀態。此OEB功能不用於快速訪問數據總線。註意,OEB是指數字電源(DRVDD),不應超過該電源電壓。

                當使用SPI接口時,每個通道的數據和快速檢測輸出可以通過使用寄存器0x14中的輸出啟用條位獨立地進行三個聲明。

                時機

                AD9640提供具有12個時鐘周期的管道延遲的鎖存數據。數據輸出在時鐘信號上升沿後的一個傳播延遲(t)可用。

                輸出數據線的長度和負載應最小化,以減少AD9640內的瞬變。這些瞬態會降低→變換器的動態性能。

                AD9640的最低典型轉換速率為10msps。

                當時『鐘速率低於10毫秒/秒時,動態∑性能會降低。

                數據時鐘輸出(DCO)

                AD9640提供兩個數據時鐘輸出(DCO)信號用於捕獲外部寄存器中的數據。數據輸出在DCO的上升沿上有效,除非DCO時鐘極性已通㊣ 過SPI改變。

                ADC超量程和增益控制

                在接收器♂應用中,期望有一◥種機制來可靠地確定轉換器何時將被剪裁。標準溢出指示器提↙供了有關模擬輸入狀態的事後信息,但其作用有限。因此,有一個低於滿標度的可編程閾值是有幫助的,該閾值允玄雨臉上也滿是無奈許在剪輯實際發生之前減少增益的時間。此外,由於輸入信號可能具有顯著的轉換速率,因此該功能的延遲是主要關註的問題。高流水線轉換器可能具有顯著的延遲。一個很好的折衷辦法是使用ADC第一級的輸出位來實現這個功能。這些輸出位的延遲非常低,總體分辨率√不高。峰值輸入信號通常在滿標度至滿標度以下6分貝至10分貝之間。3位或4位輸出為該功能提供足夠的範圍和分辨率。

                使用SPI端口,用戶可以提供一個閾值,超過該閾值,超範圍輸出將處於活動狀態。只要信號低★於這個閾值,輸出就應該保持低。快速※檢測輸出也可以通過SPI端口編程,以便▓其中一個管腳可以作為當前使用此功能的客戶的傳統超量程管腳。在這∑種模式下,轉換器的所有14位都以傳統方式進行檢查,在通常定義為溢出的情況下,輸出很高。在任一模式仙器下,計算條件時都會考慮數據的大小(但不考慮數△據的符號)。閾值檢測對期望範圍(幅度)以外的正信號和負信號的響應相同。

                快速檢測概述

                AD9640包含促進快速超範圍檢測的電路,允許非常靈活的外部增益控制實現。每個ADC有四個快速檢測(FD)輸出管腳,用於輸出關於ADC輸入電平的當前狀態的信息。這些管腳的功能可通過寄存器0x104中的快速檢測模式選擇位和快速檢測◥啟用位進行編程,允許從內部數據路徑中的ζ 多個點輸出範圍信︾息。根據可編程閾值水平,這些輸出引腳也可以設置▼為指示存在超量程或●超量程條件。表17顯示了可用於快速檢測管腳的六種配置。

                ADC快速幅度

                當快速檢測輸出管腳被配置為輸出ADC快速幅度時(即,當快速檢測模式選擇位被設置為0b000時),所呈現的信息是來自延遲僅為兩個時鐘周期(在CMOS輸〓出模式時)的早期轉換器級的ADC電平。在此〗配置中使用快速檢測輸出管腳可提供最早的液位指示≡信息。由於此信息是在數據路徑的早期提供的,因此㊣ 指示的級別存在顯著的不確定性。表18顯示了額定電平以及ADC快速幅度所表示的不確定度。

                當快速檢測模式選擇位設置為0b001、0b010或0b011時,快速檢測輸出引冷哼一聲腳的子集可用。在這些模式下,快速檢測輸出管腳具有6個時鐘周期的延遲。表19顯示了當快速檢測模式選擇位設置為0b001時(即,當FD[3:1]引腳上顯示ADC快速幅度時)對應的ADC輸入電平。

                當快速檢測模式選擇位被設置為0b010或0b011(即,當FD[3:2]管腳ξ上出現ADC快速幅度時),則不提供LSB。該模式的輸入範圍如表20所示。

                ADC超量程(或)

                當在ADC輸入端檢測到超量程時,ADC超量程指示器被斷言。過量程條件在ADC管ζ 道的輸出處確定,因此,受12個ADC時鐘周期的延遲影響。輸入端的超量程在該位々發生後12個時鐘周期內∮指示。

                增益開關

                AD9640包括適用於大動態範圍或應用增益測距轉換器〓的應用的電路。該電路允許設置數字閾值,以便可以編程設置較高閾值和較低閾值。快速檢測模式選擇位=010到快速檢測王恒和董海濤可是相當無奈模式選擇位=101支持增益切換選項的各種組合。

                其中【一個用途是檢測ADC何時將在特定輸入條件下達到滿標度。其結果是提供一個指示器,可用於快速插入衰減器,防止ADC過驅動。

                粗閾值(C_UT)

                如果ADC快速幅度輸入電平大於在粗略上限閾值寄存器(地址0x105[2:0])中編程的電平,則斷言粗略上限閾值指示器。粗略的閾值上限輸出在輸入超過電平後輸出兩個時鐘周期,因此,提供輸入信號電平的快速指示。粗略的閾值上限如表21所示。此指示燈在至少兩個ADC時鐘周期內◤保持斷言狀態,或直到信號降至閾值水平以下。

                精細◥上閾值(F_UT)

                如果ξ 輸入量超過位於寄存器0x106和寄存器0x107中的精細上限閾值寄存器中編程的值,則斷言精細上限閾值指示器。將13位閾值寄存器與ADC輸出 所以處的信號幅度進行比較。此比較受ADC時鐘延遲的影響,但在轉換器分辨率方面是◇準確的。細閾值上限由以下等式定義:

                細下限(F_LT)

                如果輸入量小於位於■寄存器0x108和寄存器0x109處的精細下限閾◢值寄存器中編程的值,則斷言精細下限閾值指示器。精細低閾☉值寄存器是一個13位寄存器,與ADC輸出的信號幅度相比較。此比較受ADC時鐘延遲的影響,但在轉換器分辨率方面是◇準確的。細下限完全聽命於你閾值大小由以下等式定義:

                精細上閾值指示器和精細下閾值指示器的操作如圖67所示。

                增量增益(IG)和減量增益〓(DG)

                類似地,對應於精細的低閾值位,除了增量增益和減量增益指示器旨在一起使用,以提供信息,實現外部增益◥控制。減量增益指示器與粗略上限閾值位一起工作,當輸入幅度大於粗略上限閾值寄存器(地址0x105)中的3位值時斷言。增量增益指示符,僅當輸入幅度小於停站時間過後在精細下限閾值寄存器中▓編程的值時,才斷言增□量增益指示符。駐留時間由位於地址0x10A和地址0x10B的16位╳駐留時間值設置,並以1到65535的ADC輸※入時鐘周期為單位設置。精細低閾值寄存器∞是一個13位寄存器,與ADC輸出的幅度相比較。此比較受ADC時鐘延遲的影響,但此時允許更精細、更精確的比較。細閾值上限由以下等式定義:

                減量增益輸出從ADC快速檢測輸出引腳工作,提供了一個潛在超範圍條件的快速指示。增量增益使用ADC輸出處的比較,要求輸入幅度在向外部電路發送信號以增加增益之前,在預定義的時間段內保持在精確的可編程水平以下。

                遞增增益輸出和遞減增益輸出的操作如圖67所示。

                信號監測器

                信號監視器塊提供關於由▅ADC數字化的信號的附加信息。信號監視器計算←←rms輸入幅度、峰值幅度和/或幅度超過特定閾值的采樣數∩∩。同時,這些函數可用於深入了▓解信號特性,並估計輸入信號的峰值/平均比甚至互補累積分布函數(CCDF)曲線的形狀。該信息可用於空間風暴依舊恐怖驅動AGC環路,以在存在真實信號的情況下優化ADC的範圍。

                通過使用SPI端口或信號監※視器運動輸出將地址0x116處的內部寄存器讀回地址0x11B,可以從部件獲得信號▽監視器結果★值。SPI可♂訪問信號監視器寄存器的輸出內容通過信號監視器控制寄存器的兩個信號監視※器模式位來設置。兩個ADC通道必須配置為相同的信號監視器模式(地址0x112)。為每個ADC通道提供單獨的SPI可訪問的20位信號監測結果(SMR)寄存器。信號監視器功能的任何組合霸絕天下和對方也可以通過串行運動接口輸出給用戶。使用信號監視器運動控〓制寄存器中的峰值檢測器輸╲出啟用位、rms/ms幅度輸出〖啟用位和閾值交叉輸出啟用位啟用這些輸出。

                對於每個信號監視器測量,可編程信號監視器周期寄存器(SMPR)控制測》量的持續時間。該時間段被編程為位於地址0x113、地址0x114和地址0x115的24位信號監視卐周期寄存器中的輸入時鐘周期數〖。該寄存器可編程為128個樣本到1678(200)萬個樣本。

                由於a dc的dc偏移量可以顯著大於感興趣的信號(影響來自信號監視器的結果),因此在測量功①率之前▅▅,作為信號監視器塊的一部分包括→→dc校正電路以使dc偏移量為★零。

                峰值檢波器Ψ 模式

                在可編程時間段△△▓(由SMPR確定)內監視輸入端口信號的幅度,以給出檢測到的峰值。通過在信號監視比如說提升他器控制寄存器的信號監視器模式位中編程邏輯1或在信號卐監視器運動控制寄存器中設置峰值檢測器輸出啟用位來啟用此功能。激活此模式前,必須對24位SMPR進行編程。

                啟用此模式後,SMPR中的值將加載到監視器周期計時器中,並開始倒計時。將輸入信號的幅度與內部峰值電平保持寄▽存器中的值(用戶▅不可訪問)進行比較,並且將兩者中的較大者更新為當前峰值電平。峰值保持寄▽存器的初始值被設置為當前ADC輸入信號幅度。此比較→將繼續,直到監視周期計時器的計數達到1。

                當監視器周期計時↓器達到計數1時,13位峰值電平值被傳輸到信號監視器保持寄存器(用戶▅不可訪問),該寄存器可通過SPI端口讀取或通過運動串行接口輸出。用SMPR中的值重新加載監視器周期計時器,並重新︾啟動倒計時。此外,在峰值電平保持寄存器中更新第一輸入樣本的幅度①,並且如前所述的比較和更新過程繼續。

                圖68是峰值檢測器邏輯▲的框圖。SMR寄存器包含由峰值檢測器邏輯檢測到的峰值的絕對幅度。

                RMS/MS幅度模式

                在該模式下Ψ ,輸入端口信號的均方根(rms)或均方根(ms)幅度在可編程時間段(由SMPR確定)上積分(通過添加累加器)以給出輸入這個也奇怪信號的均方根或ms幅度。通過在信號監視器控制寄存器的信號監視器模式位中編程邏輯0或在信號監視器運動控制寄存器中設置rms/ms幅度輸出啟用位來設置此模式。在激活此模○式之前,必須對表示執行集成的周期的24位SMPR進行編程。

                啟用rms/ms幅度模式後,將SMPR中的值加載到監視器周期計時器ζ中,並立即開始倒計時。每個輸入樣本都被轉換為浮點格式和平方。然後將其轉換為11位定點格式,並添加到24位累加器的內容中。集成將→繼續,直到監視器周期計時『器達到計數1。

                當監視器周期計時↓器達到計數1時,累加器中∑的值的平方根被獲取,並在經過一些格式化★後傳輸到信號監視器保持寄存器,該寄存器可以通過SPI端口讀取或通過SPORT串竟然達到堪比神獸行端口輸出。用SMPR中的值重新加載監視器周期計時器,並重新啟動倒計¤時。此外,第一輸入樣本信號功率在累加器中被更新,並且累加器繼續與隨後的輸入樣本一起進行。

                圖69說明了均方根值監測邏輯。

                對於有效值幅度模式,信號▽監視器結果(SMR)寄存器中的值是20位定點數。以下公式可用於根據寄存器中↙的MAG值確定dBFS中的均方根值。註意,如果信號監視周◢期(SMP)是2的冪,則方程中的第二項變為0。

                對於ms-magnitude模式,SMR中的值是20位固定點編號。以下公式可用於根據寄存器中的MAG值確定dBFS中ms的大小。註意,如果SMP是2的冪,則方程中的第二項變為0。

                越限模式

                在閾值⌒ 交叉操作模式中,在可編程時間段(由SMPR給出)內監視輸入端口信號的幅度,以計算其穿過某個可編程閾值的ζ 次數。此模式通過在信號監視器控制寄存器的信號監視器模式位中編程邏輯1x(其中x是一個不關心的位)或通過在信號監視器運動控制寄所以他們才可以吸收他逸散存器中設置閾值交叉輸出啟用位來設置。在激活此模式之前,用戶需要為每個單獨的輸入端口編程24位SMPR和13位高閾▓值寄存器。同一個高閾值寄存器用於信號監測和增益控制(見ADC超量程和〖增益控制部分)。

                進入此模式後,將SMPR中的值加載到監視器周期計時器ζ中,並開始倒計時。在低吟聲響起每個輸入時鐘周期,將輸入信號的幅度與閾值上限寄存器(先前編程)進行比較。如果輸入信號的幅度大於上限閾值寄存器,則內部計數寄存器遞增1。

                內部計數寄存器的初始值設置為0。內部計數寄存器的這種比較和遞增一直持續到監視器周期計時器達到計數1為止。

                當監視器周期計時器達到計數1時,內部計數寄存器中的』值被傳輸到信號監視器保持寄存器,該寄存器可通過SPI端口讀取或通過運動串行端口輸出。

                監視器周期計時器用SMPR寄存器中的值重新加載,並重新聖器之一啟動倒計時。內部計∮數寄存器也被清除為值0。圖70說明了閾值交叉邏輯。SMR寄存器中的值是大於閾值寄存器●的采樣數。

                附加ζ 控制位

                為了在信號監測過程中提供額外的靈活性,在信號監控器控制寄存器中提供兩個控制位。它們是信號監測使能位和復功率計算模式使做法能位。

                信號監視器啟用位

                信號監視器啟用位,寄存器0x112的位0,啟用信號監視器塊的操作。如果在特定應用中不需要信號監視器功能,則應清除此位(默認)以節省電源。

                復功率計算模式使能位

                設置此位時,部件假設通道A正在數字化I數據,通道B正在數字化復雜輸入信號的Q數據(或反之亦然)。在此模式下,報告的功率等於以下值:

                如果信號監視器模式位設置為00,則該結果顯示在信號監視器直ㄨ流值通道A寄存器中。信號監視器DC值信道B寄存器繼續計算信道B值。

                直流校正

                由於a dc的dc偏移量可以明顯大於被測量的』信號,因此在測量功率之前包括dc校正電路以使dc偏移量為★零。直流校正電你藍慶星路也可以切換到主信號路徑,但如果a dc正在數字化具有顯著直流內容的時變信號(例如GSM),則這¤可能不合適。

                直流校正帶寬

                直流校正電路是一個高通濾波∮器,具有可編程帶寬(在125毫秒/秒時範圍在0.15赫茲和1.2千赫之間)。帶寬通過寫入位於地○址0x10C的信號監視器dc校正控制寄存器的位[5:2]來控制。

                以下公式可用於計算直流校正電路的帶寬值:

                其中:K是在寄嗡存器0x10C中編程的4位值,位[5:2](0到13之間的值對k有效;編程14或15提供與編程13相同↓的結果)。

                fCLK是以赫茲(Hz)為單位的ADC采樣率。

                直流校正回讀

                當前的直流校正值可以在寄存器0x10D中讀回通道A的寄存器0x10E,通道B的寄存器0x10F和寄存器0x110。直流校正值是一個14位值,可以跨越ADC的整∏個輸入範圍。

                直流校正凍結

                寄存器0x10C的設置位6凍結其直流校正當前狀態並繼續使用上次更新的值作為dc校正值。清除此位將重新啟動dc校正並將當前計算值添加到數據中。

                直流校正啟用◤位

                寄存器0x10C的設置位0允許在信號監視器計◥算中使用直流校正。通過設置寄存器0x10C的位1,可以將計算出的直☆流校正值添加到輸出數據信號路【徑。

                運動輸出信號監視器

                SPORT是一個帶有三個輸出引腳的串行接口:SMI SCLK(運動時鐘)、SMI SDF(運動幀同步)和SMI SDO(運動在海歸城市數據輸出)。運動是主控,驅動芯片上的所有三個運動輸出引腳。

                SMI癥狀自評量表

                數據輸出和幀同步在SMI SCLK的正邊緣上驅動。SMI SCLK有三種可能的波特率:1/2、1/4或1/8 ADC時鐘率,基於運動控制。當不發送任何數據時,也可以根據SPORT SMI SCLK sleep位關閉SMI SCLK。當不需要SMI SCLK時,使用該位來禁用SMI SCLK可以減少返回信號路徑的任何耦合錯誤(如果這些錯誤被證明是系統中的問題)。然而,這樣做的缺點是傳播時鐘的頻率內容。如果需要,可以讓SMI SCLK保持運①行以簡化頻率規劃。

                SMI SDF

                SMI SDFS是串行數據幀同步,它定義幀ぷ的開始。一個運◥動幀包含來自兩個運動幀的數據數據路徑。數據路徑A中的數據在幀「同步之後發送,然後是數據路徑B中的數據。

                SMI SDO

                SMI SDO是塊的串行數據輸出。數據首先在SMI SDFS之後的下一個正邊上發而你目前所掌控送MSB。每個數據輸出塊包括來自每個數據路徑的一個或多ω個rms/ms幅度、峰值電平和閾╳值交叉值(按規定順序)。如果啟用,則發送數據,首先是rms,然後是peak和threshold,如圖71所示。

                內建自測試(BIST)和輸出測試

                AD9640包括內置的測試功能,可以驗證每個通道的完整性,並便神器於板級調試。包括一個內置自檢(BIST)功能,用於驗證AD9640的數字數據路徑的完整性。還提供了各種輸出測試選項,以便在AD9640的輸出上放置可預測【的值。

                內置自檢(BIST)

                內建自測試是對選定的AD9640信號通路。啟用時,測試從內部PN源通過從ADC塊輸出開始的數字數據路徑運行。BIST序列運行512個周期並停╲止。通道A或通道B的BIST簽名值放在寄存器0x024和寄存器0x025中。如果選擇一個通道,其BIST簽名將寫入兩個寄存器。如果兩個通道都被選中,則來自A通道的結果將被放入BIST簽名寄存器中。

                在測試№過程中,輸出∩沒有斷開,因此可以在運行時觀察到PN序列。PN序列▓可以基於寄存器0x00E第2位中▆編程的值,從其最後一個值繼續或從開始處開始。BIST簽名結果因信道配置而異。

                輸出測試模式

                輸出測試選項如贏了表25所示。啟用輸出測試模式時,ADC的模擬部分與數字後端塊斷開連接,測試模式通過輸出格式化塊運行。有些測試模式受輸出格式的約束,有些則不受輸出格式的約束。如果使用PN重置位通過設置寄存器0x0D的位4或位5將生成器保持在重置模式,則可以強制PN序列測試的種子值。這些測試可以在有或無模擬信號(如果存在,則忽略模擬信號)的情況下執行,但它們確實需要編碼時鐘。有♂關更多信息,請參閱AN-877應用說明,通過SPI連◥接到高速ADC。

                通道/芯片同步

                AD9640有@ 一個同步輸入,允許用戶靈活的同步選項來》同步內部塊。時鐘分頻器同步特性有助於保證多個adc之間╲的同步采樣時鐘。也可以使用同步輸入來同步信號監視器塊,該同步輸入允許在特定時間段內測量輸入信號的特性。輸入時鐘分配器可為什麽能夠讓我吸收這仙君精血以在同步信號的一次出現或每次出現時同步。信號監→視器塊在每個同步輸入信號上同步。

                同步輸∏入在內部與采樣時鐘同步;但是,為了確保多個部分之間不存在定時不確定性,同步輸入信號應在外部與輸入時鐘信號同步,以滿足表8所示的設置和保持時間。同步①輸入應使用單端CMOS型信號驅動。

                串行端口你把她蘇醒了接口(SPI)

                AD9640串行端口接口(SPI)允許用戶通過ADC內部提供的結構化寄存器空間為特定功能或操作配置轉換器。這給用戶增加了〖靈活性和定制取決於應用程序。地址通過串行端口訪問,可以通過端口寫入或讀取。內存被組卐織成字節,可以進一步劃分為字段,這些字段記錄在內存映射部分。有關詳細的操作信息,請參閱AN-877應用說明,通過SPI連接到高速ADC。

                使用SPI的配置

                有三個管腳定義了這個ADC的SPI。它們是SCLK/DFS管腳、SDIO/DCS管腳和CSB管腳(見表22)。SCLK/DFS(串行時鐘)用於同步ADC的讀寫『數據。SDIO/DCS(串↑行數據輸入/輸出)是一個雙用途▽管腳,允許從內部ADC存儲器映射寄存器發送和讀▅取數據。CSB(chip select bar)是一個激活的低№控制,可以啟用或禁用讀寫周期。

                CSB的下降沿與SCLK的上升沿共同決定了幀的開始。序列定時及其定義劍無生臉色陰沈的示例可以在圖73和表8中找到。

                其他涉及CSB的模式也可用。CSB可以無限期地保持低位,這將永久啟用設備;這稱為流式傳輸。CSB可能會在字節之間高掛起,以允許額外的外部計時。當CSB連接到高電平時,SPI功能被置於高阻抗模式。此模式開啟任何SPI管腳輔助功能。

                在指令階段,發送16位指令。數據遵循指令階段,其長度由W0和W1位確定。所有數據都由8位字組成。多字節串行數據傳輸幀中〖第一個字節的第一位指示是發出讀取命令還是寫入︻命令。這允許串ζ行數據輸入/輸出(SDIO)管腳將輸入方向更改為輸∑出方向。

                除了字◆長之外,指令階段還確定串行幀是讀還是寫操作,從而允許串行端口用於對芯片進行編程以及讀取片上存儲器的內容。如果隨後斷然搖頭指令是回讀操作,則執行回讀會導致串↑行數據輸入/輸出(SDIO)管腳在串行幀中的適當點處『從輸入更改為輸出。

                數據可以以MSB first模式或LSB first模式發送。MSB first是開機時的默認值,可以通過配置寄存器進行更改。有關此功能和其他功能的更多信息,請參閱AN-877應用說明,通過SPI連接到高速ADC。

                硬件接口

                表22中描述的管腳包括用戶編程設備和AD9640串行端神色口之間的物理接口。使用SPI接口時,SCLK引腳和CSB引腳用作輸入。SDIO管腳是雙向的,在寫入階段作為輸入,在回讀期間作為輸出。

                SPI接口足夠靈活,可由FPGAs或微控制器控制。AN-812應用說明⊙中詳細描述了一種SPI配置方法,基卐於單片機的串行口接口啟動電路。

                SPI端口不應在需要轉換器完全動態性能的期ㄨ間處於活動狀態。由於SCLK信號、CSB信號和SDIO信號通常與ADC時鐘異步,這些信號的噪聲會降低轉換器的性能。如果車載SPI總線用於其他設備,則可能需要在該◥總線和AD9640之間提供緩沖器,以防止這些信△號在關鍵采樣期間在轉換ζ 器輸入端轉換。

                當不使用SPI接口時,有些管腳具有雙重功能。當在設備通電︾期間將插腳綁在AVDD或接地上時,它們與特定功能相關。數字輸出部分描述AD9640支持眼睛死死的可捆綁功能。

                不帶SPI的配置

                在不與SPI控制寄存器接口的應用程序中,SDIO/DCS管腳、SCLK/DFS管腳、SMI SDO/OEB管腳和SMI SCLK/PDWN管腳用作獨立的CMOScompatible控制管腳。當設備通電時,假設用戶打算將管腳用作占空比穩定器、輸出數▲據格式、輸出啟用和斷電特性控制的靜態控制線。在此模式下,CSB芯片選擇應連接到AVDD,這將禁用串行端口接口。

                SPI可訪問功能

                以下是通過SPI可訪問的一般特性的簡要描述。這些特性在AN-877應用說明中詳細描述,通過SPI與高速adc接口。

                內存映射

                讀取內存映射表

                內▂存映射表中的每一行都有八個位位置。內』存映射大致分為四個部分:芯片配置和ID寄卐存器映射(地址0x00到地址0x02);ADC設置、控制和測試(地址0x08到地址0x25);通道索引和傳輸寄存器映◤射(地址0x05到地址0xFF);數字特性控制(地址0x100到地址0x11B)。

                從右欄開何林跟墨麒麟同時朝看了過來始,表25中的內存映射寄存器記錄所示每個十六進制地址∮的默認十六進制值。標題位為7(MSB)的列是給定的●默認十六進制值的開頭。例如,地址0x18,VREF select,其十六進制默認值為0xC0。這意味著位7=1,位6=1,其余位為0。此設置是默々認的參考選擇設置。默認值使用2.0 V峰值參考。有關此功能和其他功能的更多信息,請參閱AN-877應用說明,通過SPI連接到高速ADC。本文件詳細說明了寄轟存器0x00到寄存器0xFF。剩余的寄存器,從寄存器0x100到寄存器0x11B,記錄在內存映射寄存器描述部分。

                開放位置

                此設備當前不支持表25中未包含的所有地址♀和位位置。有效地址位置的未使用位應使用0寫入。僅當地址位置的一部分打開時(例如,地址0x18)才需要寫入這〓些位置。如果整個地址⊙位置處於打開狀態(例如,地址0x13),則不應寫入此地址位置。

                默認值

                從復位開始,關鍵寄存器加載默認值。寄存器的默認值在內存映射寄存器表25中給出。

                邏輯電平

                邏輯級術語解釋如下:

                (1)、“Bit is set”與“Bit is set to Logic 1”同義,或“正ㄨ在為位編寫邏輯1。”

                (2)、“Clear a bit”與“bit is set to Logic 0”同義,或“正在為位寫入邏輯0。”

                轉々移寄存器映射

                地址0x08到地址0x18被隱藏。寫入這些地址不會影響︽部分操作,直到通過將0x01寫入地址0xFF並設置傳輸位發出傳□輸命令。這允許在設置傳輸位時在內部和同時更新這些寄存器。內部更新在設置傳輸位和位自動清除時發生。

                通道專用大寨主喘著粗氣寄存器

                某些通道設置功能(如信號監視器閾值)可以針對每個通道進行不同的編程。在這些情況下,通道地址位置在每個通道的內部重復。這些寄存器在表25的參數名列中被指定為本地寄存器。可以通過在寄存器0x05中設置適當的通道A或通道B位來訪問這些本地寄存器。如果兩個位都已設置,則後續寫入會影響兩個通道的寄存器。在讀取周期中,只有通道a或通道B應設置為讀取兩個寄存器中的一♀個。如果在SPI讀取周期期間設置了兩個位,則部件返回◥信道A的值。在表25的參數名稱列中指定為「全局的寄存器影響整個部件或信道特性,其中信道之間不允許△獨立設置。寄存器0x05中的設置不影響全局寄存器。

                內存映射寄存器描述

                有關寄存器0x00控制到族長寄存器0xFF的功能的更多信息,請參閱AN-877應用說明,通過SPI連接到高速ADC。

                同步控制(寄存器0x100)

                位7-信號監視器同步☆啟用

                位7啟用從外部同步輸入到信號監視器塊的同步脈沖。當位7高,位0高時,同步信號通過【□。這是連續同步模式。

                位[6:3]-保留

                位2時鐘除法器,僅限下次同步

                如果同步他們就直接說他們要控制毀天城啟用位(地址0x100[0])高且時鐘分配器同步啟用(地址0x100[1])高,則位2允許時鐘分配器同步到它接收的第一個同步脈沖,而忽略【其余脈沖。地址0x100[1]在同步後重置。

                位1時鐘分配器同步啟用

                位1將同步脈㊣ 沖選通至時鐘分配器。當位1高,位0高時,同步信號通過。這是連續同步模式。

                位0主同步啟用

                位0必須高才能啟用任何同步功能。

                快速檢測控制(寄存器0x104)位[7:4]-保留

                Bits[3:1]-快速檢測模式選擇

                這些位根ぷ據表17設置快速檢測輸出位的模式。

                位0-快速檢測啟用

                位0用於啟用▆快速檢測位。當快速檢測輸出被禁用時,輸出進◣入高阻抗狀態。在LVDS模式下,當輸出交錯時,只有當兩個通道都關閉(斷電/待機/輸出禁用)時,輸出才會變為高Z。如果玉瓶之中只有一個通道關閉(斷電/待機/輸出禁用),快速檢測輸出將重復激活通道的數據。

                精細上限閾值(寄存器0x106和寄存器0x107)

                寄存器0x106,位[7:0]-精細上閾值[7:0]

                寄存器0x107,位[7:5]-保留

                寄存器0x107,位[4:0]-精細上閾值[12:8]

                這些寄存器提供精細的上限閾值。該13位值與來自ADC塊的13位幅度相比較,並且,如果ADC幅度超過該閾值,則設置F_UT標誌。

                精細下限閾值(寄存器0x108和寄存器0x109)

                寄存器0x108,位[7:0]-精細下限閾值[7:0]

                寄存器0x109,位[7:5]-保留

                寄存器0x109,位[4:0]-精細下限閾值[12:8]

                這些寄存器提供了一個很好的下限閾值。將該13位值與來自ADC塊的13位幅度〗進行比較,如果ADC幅度小≡於該閾值,則設置F_LT標誌。

                信號監視器直流校正控制(寄存器0x10C)

                位7—保留

                位6-DC校正凍結

                當位6被設置為高時╲,dc校正不再更新到信號監視↓塊。它保存它計算的最後一個dc值。

                位[5:2]-直流校正帶寬

                這些位設置信號監視器直流校正功能的平均時間。它是一個4位字,用於設置校正塊的帶寬星主。

                位1—信號通路啟用的直流校正

                將位1設置為高』將使dc測量塊的輸出↘與信號路徑中的數據相加,以從信號路徑中消除dc偏移。

                用於SM啟用的位0-DC校正

                位0啟用信號監視塊中的直流校正功能。直流校正是一種平均功能,信號監視器可以使用它來消除信號中的直流偏移。從測量中移除此直流電可以獲得更精出來確的讀數。

                信號監測器直流值通道A(寄存器0x10D和寄存器0x10E)

                寄存器0x10D,位[7:0]-通道A直流值[7:0]

                寄存器0x10E,位[7:0]-通道A直流值[13:8]

                這些只讀寄存器保存由信道A的信號監視器計算的最新dc偏移值。

                信號監視器直流值通道B(寄存器0x10F和寄存器0x110)

                寄存器0x10F位[7:0]-通道B直流值[7:0]

                寄存器0x110位[7:0]-通道B直流值[13:8]

                這些只讀寄存器保存由信道B的信號監視器計算的最新dc偏移值。

                信號監視器運動控制(寄存器0x111)位7-保留

                位6-RMS/MS幅度輸出啟用

                這些位使20位rms或ms量級測量成為運動上的輸出。

                位5峰值功率輸出使能

                位5使13位峰值測量成為運動上的輸出。

                位4-閾值交叉輸出啟用

                位4將13位閾值測量作為運動上的輸出啟用。

                位[3:2]-運動SMI SCLK除法

                這些位@ 的值設置運動SMI SCLK與輸入時鐘的除法比。值0x01集合除以2(默認值),值0x10集合除以4,值0x11集合除以8。

                位1-運動SMI SCLK睡眠

                當信號監√視器塊沒有要傳輸的數據時,設置位1高將導致SMI SCLK保持低。

                位0-信號監視器運動輸出啟№用

                設置後,位0使信號監視器的運動輸出開始從信號監視↓器塊移出結果數據。

                信號監視器控制(寄存器0x112)

                第7位-復雜功率計算模式啟用

                該模式假設I數據出現在一個這才在這些寒冰沒有融化之前而煉制了一副水晶棺通道上,Q數據出現在另一個通道上。報告的結果是復合功率,測量如下:

                位[6:4]-保留

                位3信號監視器RMS/MS選擇

                設置位3低選擇均方根功率測量模式。設置位3高選擇ms功率測量模式。

                位[2:1]-信號監視模式

                第2位和第1位將數據輸出信號監視器的模式設置為寄存器0x116,以寄存器0x11B。將第2位和第1位設置為0x00,選擇rms/ms功率輸出;將這些位設置為0x01,選擇峰值功率輸出;將0x10或0x11設置為閾值交叉輸出。

                位0-信號監視器啟用

                設置位0高啟用信號監視器塊。

                信號監視周◢期(寄存器0x113到寄存器0x115)寄存器0x113,位[7:0]-信號監視周期■[7:0]

                寄存器0x114,位[7:0]-信號監視周期[15:8]

                寄存器0x115,位[7:0]-信號監視周期[23:16]

                此24位值設置信號監視器⌒ 執行其操作的時鐘周期數。盡管該寄存器默認為64(0x40),但該寄存器的最小值為128(0x80)個周期—寫入小於128的值可能氣勢導致結果不準確。

                信號監視器這幾個人之中結果通道A(寄存器0x116到寄存器0x118)

                寄存器0x116,位[7:0]-信號監視器這幾個人之中結果通道A[7:0]

                寄存器0x117,位[7:0]-信號監視器結果

                通道A[15:8]

                寄存器0x118,位[7:4]-保留

                寄存器0x118,位[3:0]-信號監視器結果

                通道A[19:16]

                此20位值包含通道A的信號監視塊計算的結果。內容取決於寄存器『0x112中的設置[2:1]。

                信號監視器結果通道B(寄存器0x119到寄存器0x11B)

                寄存器0x119,位[7:0]-信號監視器結果通道B[7:0]

                寄存器0x11A,位[7:0]-信號監視器結果

                通道B[15:8]

                寄存器0x11B,位[7:4]-保留

                寄存器0x11B,位[3:0]-信號監視器結果

                通道B[19:16]

                此20位值包含由信道B的信號監視塊計算的結果。內容取決於寄存器0x112中的設置[2:1]。

                應用程序信息

                設計指南

                在開始AD9640作為一個系統的設計和布局之前,建議設計者熟悉這些指南,其中討論※了特定管腳所需的特殊電路連☆接和布局要求。

                電源和接地建議

                將電源連接到AD9640時,建議使用兩個單獨的1.8V電源:一個電源用於模擬(AVDD)和數字(DVD),另一個電源用於數字輸出(DRVDD)。AVDD和DVDD電源雖然來源相︻同,但應使用鐵氧體磁珠或濾波器扼流圈和單獨的去耦電容ξ器進行隔離。用戶可以使用多個不︾同的去耦電容器來覆蓋高頻和低頻。這些應位於靠◥近PC板級入口點的位置,並靠近具有最小軌跡長度的零件管腳。

                使用AD9640時,單個PCB接地平面應足夠。通過適至於從妖界帶來當的去耦和PCB模擬、數字和時鐘部分的智能分區,可以輕松實現最佳性能。

                LVDS操作

                AD9640在通電時默認為CMOS輸出模式。如果需要LVDS操作,則必須在通電後使用SPI配置寄存器對該模式進行編程。當AD9640在CMOS模式下通電,輸出端帶有LVDS終端電阻(100Ω)時,DRVDD電流可能會高於典型值,直到零件置於LVDS模式。這種額外的DRVDD電流不會對AD9640造成損壞,但是當考慮到該部件的最大DRVDD電流時,應該考慮到它。

                為了避免這♂種額外的DRVDD電流,可以在通電♂時通過將OEB引腳設為高電平來禁用AD9640輸出。通過SPI端口卐將部件置於LVDS模式後,可以將OEB引腳調低以■啟用輸出。

                暴露葉片熱段塞建議

                為了達到最佳的電性能和熱性能,ADC底部的外露葉片必須連接到模擬接地(AGND)上。印刷電路板上的一個連續也能想到這所謂的、暴露的(無焊接掩模)銅平面應△與AD9640暴露的葉片(引腳0)匹配。

                銅平面應該有ζ 幾個通孔,以實現最低可能的電阻熱路徑,以便散熱通過PCB底部。這些通孔應使用非導∮電環氧樹脂填充或堵塞。

                為了最大化ADC和PCB之間的覆蓋和粘合,應將絲網覆蓋以將PCB上的連續平請推薦面分割成幾個均勻的部分。這在回流過程中提供了兩個連接點。使用一個沒有分區的連續平面可以保證ADC和PCB之間只有一個連接點。有關PCB布局示例,請參見評估板。有關芯片級封裝的封裝和PCB布局的詳細信Ψ 息,請參閱AN-772應用說明,引線框架芯片級封裝(LFCSP)的設計和制造指♂南。

                CML

                CML引腳應使用0.1μF電容器與接地分離,如圖47所示。

                RBIAS

                AD9640要求在RBIAS引腳和接地之間放置一個10 kΩ電阻。該電阻器設置ADC磁芯的主電流基準,且應具▂有至少1%的公差。

                參考解耦

                VREF管腳應與一個低ESR 1.0μF電容『器和一個0.1μF陶瓷低ESR電容器◤並聯進行外部去耦接地。

                SPI端口

                SPI端口不應在需要轉換器完全動態性能的期間處於活動狀◥態。由於SCLK、CSB和SDIO信號通常與ADC時鐘異步,這些信號的噪聲會降低轉換器性能。如果車載SPI總線用於其他設備,則可能需要在該總線助融和刑天來說和AD9640之間提供緩沖區,以防止這些信△號在關鍵采樣期間在轉換器輸入端轉換。

                外形尺寸
























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